Comprendere i limiti all'aumento dell'SFDR in modalità High

La gamma dinamica priva di spurie (SFDR) è un modo comune per caratterizzare le prestazioni di linearità di un circuito. Questa specifica è particolarmente utile quando si ha a che fare con i sistemi di comunicazione. Esaminando la funzionalità generale dei convertitori AD (ADC), questo articolo tenta di spiegare le due principali fonti di non linearità, vale a dire il circuito sample and hold (S/H) e la porzione encoder dell'ADC, che limitano le prestazioni SFDR dell'ADC.

Impareremo anche un compromesso generale tra SFDR e SNR (rapporto segnale-rumore) negli ADC e getteremo le basi per un'interessante discussione in un futuro articolo sull'applicazione della tecnica di dithering per migliorare l'SFDR dell'ADC. Il dithering è la tecnica di aggiungere deliberatamente una componente di rumore appropriata all'ingresso dell'ADC per migliorare alcuni aspetti prestazionali del sistema di conversione AD. Sembra magico pensare che l'aggiunta di rumore possa migliorare l'SFDR.

Tuttavia, prima di addentrarci troppo, diamo una rapida panoramica di cos'è SFDR e perché è importante.

Esistono diverse specifiche diverse che possono essere utilizzate per caratterizzare la linearità del circuito. Una specifica molto utilizzata è la metrica SFDR. Questa metrica è definita come il rapporto tra l'ampiezza del segnale desiderato e lo spur più grande sulla larghezza di banda di interesse (Figura 1).

Quando si tratta di ADC, l'SFDR mostra come l'ADC possa elaborare simultaneamente un piccolo segnale in presenza di un segnale grande. Ad esempio, considera un'applicazione ricevente. Supponiamo che l'ingresso ADC sia costituito da un bloccante di +1 dBm e da un segnale desiderato di -75 dBm. In questo caso, il grande bloccante può creare spurie indesiderate sull'uscita dell'ADC a causa della non linearità dell'ADC. Questi speroni indesiderati sono mostrati dai componenti viola nella Figura 2.

Se uno spur è sufficientemente vicino al segnale desiderato ed è sufficientemente grande, può degradare l'SNR a un livello inaccettabile. Le rigorose esigenze dei sistemi di comunicazione odierni possono richiedere valori SFDR elevati nell'ordine di 95 dB. Tuttavia, un ADC da giardino non può fornire questo livello di linearità. Di seguito, la Tabella 1, che mette a confronto alcuni parametri chiave di quattro ADC ad alte prestazioni di Analog Devices, dovrebbe aiutarti a farti un'idea della gamma SFDR negli ADC ad alte prestazioni.

Inoltre, questa tabella evidenzia un compromesso tra le metriche SNR e SFDR. Per i primi tre ADC in questa tabella, che utilizzano la stessa tecnologia IC e hanno un consumo energetico identico, esiste una relazione inversa tra SFDR e SNR. Entreremo nell'origine di questo compromesso un po' più avanti in questo articolo. Prima di ciò, rispondiamo a una domanda importante: quali sono le principali limitazioni all'aumento dell'SFDR in un ADC ad alta velocità?

Gli ADC sono sistemi complessi progettati sulla base di una serie di architetture circuitali diverse, come flash, SAR, delta-sigma (ΔΣ) e strutture di pipeline. A seconda dell'architettura e della particolare implementazione del circuito, diversi componenti del circuito possono essere la principale fonte di non linearità. Sebbene esistano numerosi progetti, possiamo ancora riconoscere due limitazioni principali all'aumento dell'SFDR in un ADC ad alta velocità, vale a dire il circuito S/H e la porzione encoder dell'ADC. Per comprenderlo meglio, si consideri il diagramma a blocchi di un ADC SAR illustrato nella Figura 3.

Il primo passo nell'algoritmo di digitalizzazione SAR è la fase di campionamento, durante la quale l'S/H acquisisce il valore in ingresso. Questo campione verrà conservato per tutta la fase di conversione. Durante la fase di conversione, il campione acquisito viene successivamente confrontato con opportuni livelli di soglia per trovare l'equivalente digitale dell'ingresso. Per determinare ogni bit dell'output è necessario un ciclo di clock. Supponendo che anche la fase di campionamento richieda un ciclo di clock, abbiamo bisogno di un ciclo di clock N + 1 per un ADC SAR a N bit. La Figura 4 mostra l'uscita S/H e le forme d'onda di soglia per un ADC SAR a 3 bit.

Il punto importante qui è che, per una data fase di conversione, i componenti del circuito che seguono S/H funzionano idealmente con un segnale CC, indipendentemente dalla frequenza di ingresso. Pertanto, qualsiasi non linearità all'interno del comparatore o del DAC interno (convertitore digitale-analogico) di un ADC SAR non cambierà con la frequenza di ingresso. Possiamo dire che la non linearità della porzione encoder dell'ADC contribuisce alla non linearità statica (o DC) del sistema. La non linearità statica è caratterizzata da errori DNL (non linearità differenziale) e INL (non linearità integrale) nella funzione di trasferimento dell'ADC.